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【第2版】 6.ローパワーソリューション

 このオプションは、LSIのローパワー化が進んでいる。LSIの内部では、いろいろな手法を使って複雑な電源経路、低電圧化、電源遮断、周波数コントロールなどを行うので、それらをレイアウト設計に当たり前のように設計フローに盛込んでいる。
6.ローパワーソリューション
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    【第2版】 5.DFMソリューション

     このオプションは、LSI製造プロセスが微細化が進み、いろいろな要因で製造歩留まり(良品率)が悪化してしまう。そこで、製造ラインだけでは解決しない悪化要因を設計工程で事前に対応して盛込むようにしている。最近のLSIでは、当たり前のように設計フローに盛込んでいる。
    5.DFMソリューション
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      【第2版】 4.チップ・レイアウト設計

       ここまでに説明した肯定で設計されたものを使って、1つのLSIのチップに組上げるレイアウト設計の方法を説明します。
      4.チップ・レイアウト設計
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        【第2版】 3.静電破壊対策

         出力端子に繋がる経路には静電対策を施さないとLSIは壊れるので、必ず、何らかの保護回路、経路回避、素子強化などの静電破壊対策が必要です。ここでは考え方だけを説明して、具体的な対策は各企業のプロセスに合わせた設計基準に従うことになるので、CMOSでは詳細な設計や検証は専門家が行なうことが多い。
        3.静電破壊対策
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          【第2版】 2.デジタル・モジュール設計

           ここでは、デジタル論理回路の設計を中心に説明しています。
          2.デジタル・モジュール設計
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            【第2版】 1.アナログ・ブロック設計

             第5章はレイアウト設計になります。最初はアナログを含むブロックレベルのレイアウト設計について説明しています。したがって、能動素子や受動素子などの素子レベルの設計ですから絶対精度や相対精度などのとり方などもあります。
            1.アナログ・ブロック設計
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              第5章 6.ローパワーソリューション

               エコロジーの進化とともに、LSIの消費電力も電源電圧を下がるだけの時代から使わないブロックやモジュールは全て電源を切るように制御するようになってきて、設計する方はクロックドメインと電源ドメインの両方を考慮して設計する時代になってきてしまいました。
              第5章 6.ローパワーソリューション
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                第5章 5.DFMソリューション

                 微細化に伴い製造工程での歩留低下がクローズアップされてきたため、チップサイズに影響のない範囲での歩留まり対策をおこなうようになってきました。人出ではとても修正できませんので、そのため、技術や手法とEDAツールの整備によって実現してきました。
                第5章 5.DFMソリューション
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                  第5章 4.チップ・レイアウト設計

                   LSI製品のチップのレイアウト設計が決められた納期にEBテープアウトしなければならないので、設計者は大変だと思います。そのため、FEDから論理合成ができるようになったら、早目にデータをもらいフロアプランやスクリプトを試行錯誤して本番のデータがいつきてもいいように準備することで短TATで平行設計できるようにしています。ここでは、ゲートアレーやFPGAではなくカスタムLSIのチップ設計について、説明しています。
                  第5章 4.チップ・レイアウト設計
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                    第5章 3.静電破壊対策

                     微細化が進み今までの静電耐圧を確保するのもなかなか難しくなってきています。ここでは一般的な静電破壊対策を説明していますが、最新ではありませんので御了承ください。なお、NCピンの静電破壊対策も基準を作らないと問題を起こすことがありますので、注意が必要です。
                    第5章 3.静電破壊対策
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                      カレンダ

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